بله
کتاب نمونه سازی FPGA با مثال‌هایی از VHDL نوشته‌ی پونگ پی. چو که برای استفاده‌ی دانشجویان رشته‌ی برق الکترونیک طراحی شده، شامل سه بخش عمده است. نویسنده ابتدا دستورات ساده‌ی HDL و نرم‌افزار‌های مشابه آن را معرفی کرده و سپس در بخش نهایی کتاب با استفاده از کاربردِ HDL به مخاطبان آموخته است که چه‌طور یک مدار دیجیتال پایه را طراحی کنند.
درباره‌ی کتاب نمونه‌سازی FPGA با مثال‌هایی از VHDL
Hardware Description Language یا به‌اختصار HDL، زبانی کامپیوتری است که برای طراحی و شبیه‌سازی سخت‌افزارهای دیجیتال استفاده می‌گردد. این نرم‌افزار به مهندسین برق این امکان را می‌دهد تا با استفاده از زبان‌های سخت‌افزاری نظیر VHDL مدارهای دیجیتالی پیچیده را طراحی، شبیه‌سازی و اجرا کنند. همچنین این نرم‌افزار به مهندسان این امکان را می‌دهد تا با استفاده از کدهای برنامه‌نویسی، عملکرد و رفتار سخت‌افزار را توصیف و عملکرد مدارها را پیش از ساخت فیزیکی آن‌ها بررسی کنند.
نرم‌افزار HDL بیشتر در رشته‌ی برق کاربرد دارد و دانشجویان برق موظفند تا برای ساخت مدار یک آشنایی کلی با این نرم‌افزار داشته باشند. اما چه‌طور می‌توان به شکلی کاربردی HDL را آموخت و بهترین منبع برای یادگیری آن چیست؟ کتاب نمونه‌سازی FPGA با مثال‌هایی از VHDL نوشته‌ی پونگ پی. چو (Pong.P chu) به آموزش این نرم‌افزار کاربردی پرداخته است. این کتاب از هفده فصل و سه بخش تشکیل شده است.
در بخش ابتدایی کتاب، نویسنده دستورات پایه‌ای نرم‌افزار HDL را شرح داده است. این بخش شامل فصولی نظیر «مدار ترکیبی سطح گیت» می‌شود. بخش دوم کتاب به معرفی نرم‌افزارهایی شبیه به HDL اختصاص یافته است و بخش نهایی کتاب که طولانی‌ترین بخش نیز هست، به توضیح ساخت مدارهای مختلف با استفاده از دستورات کاربردی HDL می‌پردازد. از عناوین این بخش می‌توان به «مدار ترکیبی سطح RT»، «مدار ترکیبی سطح Reqular» و «ماشین‌های حالت متناهی» غیره اشاره کرد.
از نکات مثبت این کتاب تصاویر و جداولی‌ست که تثبیت و طبقه‌بندی مطالب را در ذهن مخاطب سهل و آسان می‌کند.
این کتاب به همت دکتر قدرت‌الله سپیدنام عضو هئیت‌علمی دانشگاه فردوسی مشهد به فارسی بازگردانده و به واسطه‌ی انتشارات علوم رایانه، روانه‌ی بازار شده است.
کتاب نمونه‌سازی FPGA با مثال‌هایی از VHDL برای چه کسانی مناسب است؟
این کتاب برای دانشجویان و مدرسان فعال در رشته‌ی برق و کامپیوتر و افرادی که مایل به یادگیری این نرم‌افزار هستند، مفید و کاربردی خواهد بود.
در بخشی از کتاب نمونه سازی FPGA با مثال‌هایی از VHDL می‌خوانیم
شبیه‌سازی عملیاتی اختیاری می‌تواند پس از ساخت (سنتز) اجرا شود، و شبیه‌سازی زمانبندی هم پس از پیاده‌سازی اجرا می‌گردد. شبیه‌سازی عملیاتی از netlist سنتز شده برای جایگزینی RTL استفاده می‌نماید تا درستی فرآیند سنتز مسلم شود. شبیه‌سازی زمانبندی از netlist نهایی همراه با زمانبندی داده استفاده می‌کند تا شبیه‌سازی اجرا گردد. به دلیل پیچیدگی، netlist شبیه‌سازی عملیاتی و زمانبندی ممکن است به زمان زیادی احتیاج داشته باشد. اگر ما یک طراحی و برنامه‌نویسی خوبی را پی بگیریم، کد HDL به‌درستی ساخته شده و پیاده خواهد شد. ما فقط کافی است تا از شبیه‌سازی RTL برای درست بودن برنامه HDL استفاده کنیم و تحلیل زمانبندی استاتیک را برای آزمایش زمانبندی به کار بریم. هر دو شبیه‌سازی عملیاتی و زمانبندی را می‌توان نادیده گرفت.
